ASE, AMD 베니스 CPU 패널레벨 패키징 2027년 1분기 초기 생산 목표

정사각 패널에 25개 베니스 인터포저

ASE Technology Holding이 차세대 서버용 Advanced Micro Devices 베니스 프로세서를 위한 패널레벨 패키징 장비를 Open Compute Project 서밋에서 공개했다. 초기 생산 목표 시점은 2027년 1분기다. 반도체 리서치 업체 SemiAnalysis는 10월 28일 X에 올린 게시물에서 이 시연을 소개하며, 초기 생산량은 대만 가오슝 사업장에서 제한된 규모로 나올 가능성이 높다고 보았다. 패널레벨 패키징은 첨단 패키지의 작업 면을 둥근 웨이퍼에서 정사각형 패널로 바꾸는 방식이다. 정사각형 칩과 인터포저를 정사각형 패널에 배열하면 가장자리에서 버려지는 재료가 줄어들고, 한 번의 배치에서 더 많은 단위가 나오기 때문에 규모가 커질수록 단위당 비용이 내려간다.

SemiAnalysis에 따르면 ASE와 자회사 SPIL은 AMD와 협력해 베니스에 2세대 팬아웃 임베디드 브리지(FOEB) 기술을 적용했다. 하나의 패키지 안에서 여러 다이를 연결하는 기반층인 인터포저는 이 설계에서 2.7개 레티클 필드 크기에 이른다. 310×310밀리미터 패널 하나에는 가장자리 손실을 감안해도 베니스 인터포저 25개가 들어간다. 기존의 300밀리미터 둥근 캐리어에서는 22개가 한계여서 배치당 단위 수가 약 14% 늘어난다. SemiAnalysis는 이 이득을 비용 돌파구가 아니라 출발점으로 평가한다. 인터포저가 커질수록 격차는 벌어진다. 9.5 레티클 필드 설계에서는 패널당 9개, 웨이퍼당 4개로 약 2.25배 차이가 나지만, 이 단계는 더 큰 패널과 레티클 필드를 다루는 장비가 먼저 성숙해야 실현된다. 베니스는 AMD의 6세대 EPYC 서버 프로세서다. AMD는 5월에 대만반도체회사(TSMC)의 2나노미터 공정에서 생산 램핑이 시작됐다고 밝혔고, ASE 자체 가이던스도 5월 기준 2027년 상반기 양산을 가리켰다. 이번 리서치 노트는 시작 시점을 2027년 1분기로 좁혔다.

PTI, 4억 달러 싱가포르 공장 승인

대만 경제부 산하 투자위원회는 10월 28일 파워텍 테크놀로지(Powertech Technology, PTI, 6239)의 4억 달러 규모, 약 128억 대만달러 투자를 승인했다. 이 투자로 싱가포르에 설립되는 XCIP TECHNOLOGIES PTE. LTD.는 패널레벨 첨단 패키징, 조립, 최종 테스트 서비스를 맡는 회사다. 이 승인은 PTI 이사회가 7월 16일 Broadcom과의 합작 투자를 의결할 때 붙였던 규제 조건을 충족시킨다. 합작은 첨단 패키징 기판용 초미세 배선 재분배층 기술에 초점을 맞춘다. 재분배층은 칩의 연결을 패키지 기판 위로 다시 배선하는 층이다.

계약에 따라 Broadcom이 과반 지분을 가져가고 시설을 주도하며, PTI는 절반을 넘지 않는 지분으로 운영과 양산을 담당하게 된다. 공장은 2026년 말 착공이 가능한 가장 이른 시점이고 생산 도달은 2028년이다. 목표 시장은 광엔진을 스위칭 실리콘 옆에 배치해 고속 데이터 링크를 만드는 방식인 공패키지 광학 수요다. 양측은 최종 지분 배분과 합작 총액을 아직 공개하지 않았다. PTI는 DRAM과 낸드 플래시 메모리 패키징·테스트에서 사업을 키웠고, 팬아웃 패널레벨 패키징(FOPLP)과 이기종 통합을 포함한 패널레벨 작업을 메모리 시장 사이클 의존도를 낮추기 위한 전략 우선순위로 올려두었다. 싱가포르 프로젝트는 이 전환을 자본으로 옮긴다. 실가동 생산 라인이 돌아가면 회사는 메모리 서비스에서 맞춤형 AI 가속기와 고급 로직 칩 공급망으로 영역을 넓히는 셈이며, Broadcom은 바로 이 구간에서 클라우드 고객을 향해 ASIC과 스위칭 사업을 확장해 왔다. 일정은 업계 전반의 구축 흐름과도 맞물린다. TSMC는 자사의 CoPoS 패널레벨 플랫폼이 2027년까지 개발을 완료하고 2028년에 출시된다고 밝힌 바 있으며, 조립·테스트 파트너가 주도하고 Ibiden, Innolux와 함께 글라스 기판 검증이 진행 중이다.

두 소식은 따로 떨어진 베팅이 아니라 하나의 공급망 구축으로 읽힌다. ASE의 2027년 1분기 시작과 PTI의 2028년 생산은 모두 TSMC가 자사 패널레벨 전환을 위해 설정한 기간 안에 들어온다. 이는 2027년과 2028년에 이 공급망 전체의 생산능력이 동시에 도래한다는 뜻이다. SemiAnalysis가 정리한 경제성도 사건의 순서를 설명한다. 베니스에서의 14% 밀도 이득은 기본값일 뿐이고, 실질 수확은 더 큰 인터포저와 성숙한 장비에서 나온다. PTI의 입장에서 이번 승인은 메모리 사이클에 좌우되던 테스트 업체를 AI ASIC 패키징의 잠재 공급자로 바꿔놓는 절차다. 이 시장의 수요는 DRAM 가격이 아니라 Broadcom의 클라우드 고객을 따라 움직인다.